纸翼

一、第一张图：i.MX6U 时钟树顶层（PLL 与分频输出）#

这张图是 i.MX6U 芯片的时钟产生顶层架构，核心是 PLL（锁相环） 和 PFD（分数分频器），把外部 24MHz 晶振（OSC24M）倍频成各种高频时钟源，再分频给不同模块。

二、第二张图：时钟根生成器（Clock Root Generator）#

这张图是 时钟分发层，把第一张图的 PLL/PFD 时钟，通过 MUX（多路选择器）、分频器、门控，最终分配给每个外设模块（如 UART、I2C、SPI、GPIO 等）。

三、整体时钟工作流程#

1. 源产生：外部 24MHz 晶振 → 各 PLL 倍频 → 生成 528MHz/480MHz/996MHz 等高频时钟。
2. 精细分频：PLL 输出 → PFD 分频 → 生成多种中间频率时钟源。
3. 路径选择：中间时钟源 → MUX 选择 → 分频器降频 → 生成 xxx_CLK_ROOT。
4. 模块使用：xxx_CLK_ROOT → 外设模块 → 门控控制是否开启时钟。

四、开发中的实际意义#

1. 配置时钟：裸机开发时，需要先配置 PLL 和分频器，给 CPU 和外设提供稳定时钟。
2. 功耗控制：通过 bypass、enable、LPCG 关闭不用的 PLL 和模块时钟，降低功耗。
3. 外设驱动：每个外设驱动都要配置对应的 xxx_CLK_ROOT 频率，比如 UART 要根据时钟频率计算波特率，SPI 要根据时钟频率配置分频。
4. 性能调节：提高 ARM PLL 频率可以提升 CPU 性能，但会增加功耗；降低外设时钟可以节省功耗，但会降低外设速度。

五、总结#

• 第一张图：时钟源层，负责把 24MHz 晶振倍频成各种高频 PLL 时钟。
• 第二张图：时钟分发层，负责把高频时钟分频、选择，最终给每个外设模块提供合适的时钟。
• 两者结合就是 i.MX6U 完整的时钟树，是嵌入式裸机开发中最核心的底层配置，所有外设驱动都依赖正确的时钟配置。

1. 基础时钟源#

• OSC24M：外部 24MHz 晶振，所有 PLL 的基准时钟源，稳定可靠。
• step_clk：临时时钟源，默认来自 OSC24M，用于 PLL 配置时的安全过渡，避免时钟不稳定导致系统崩溃。

2. 核心 PLL 模块#

3. PFD（分数分频器）#

• 依附于 PLL2/PLL3，每个 PLL 带 PFD0~PFD3 共 4 组独立 PFD。
• 作用：将 PLL 固定输出的高频时钟（528MHz/480MHz）精细分数分频，生成多种频率，适配不同外设。
• 公式：Output = F_PLL × 22 / PFD_FRAC（PFD_FRAC 为分频系数，范围 16~35）
• 示例：PLL2=528MHz，PFD0_FRAC=27 → 528×22/27≈352MHz

4. 时钟分发关键组件#

• MUX（多路选择器）：选择时钟源，如 pll1_sw_clk 可选择 pll1_main_clk 或 step_clk。
• 分频器：
  • CACRR：CPU 内核专属分频寄存器，ARM_PODF = 写入值 + 1，如写入 1 → 2 分频。
  • 通用分频器：2/3/6 分频，用于总线、外设降频。
• LPCG（时钟门控）：独立开关外设时钟，降低功耗。
• Clock Root：最终给外设的时钟（如 UART_CLK_ROOT、AHB_CLK_ROOT）。

1. 配置步骤#

1. 判断当前时钟源

   1
   if(((CCM->CCSR >> 2) & 0X1) == 0) { ... }

   • 若 pll1_sw_clk_sel(bit2)=0，表示当前使用 pll1_main_clk，需先切换到 step_clk。

2. 切换到临时时钟 step_clk

   1
   CCM->CCSR &= ~(1 << 8);  // step_clk 选择 OSC24M（bit8=0）
   2
   CCM->CCSR |= (1 << 2);   // pll1_sw_clk 切换到 step_clk（bit2=1）

3. 配置 PLL1 输出 1056MHz

   • 公式：Output = f_ref × DIV_SELECT / 2
   • 代入：1056 = 24 × DIV_SELECT / 2 → DIV_SELECT=88

   1
   CCM_ANALOG->PLL_ARM = (1 << 13) | (88 & 0x7F);

   • bit13=1：使能 PLL1；bit0~6=88：设置倍频系数。

4. 配置 CPU 分频（CACRR）

   1
   CCM->CACRR = 1;  // ARM_PODF=1 → 2 分频（1056MHz/2=528MHz）

5. 切回 PLL1 时钟源

   1
   CCM->CCSR &= ~(1 << 2);  // pll1_sw_clk 切换回 pll1_main_clk（bit2=0）

2. 关键寄存器总结#

1. PLL2（528MHz）固定配置#

• PLL2 为系统主 PLL，固定输出 528MHz，一般不修改倍频系数。
• 寄存器：CCM_ANALOG->PLL_SYS（默认配置即可）。

2. PLL2_PFD0~PFD3 配置#

• 寄存器：CCM_ANALOG->PFD_528
• 每路 PFD 对应独立分频位（6 位），设置 PFDx_FRAC 即可。
• 示例：PLL2_PFD0 输出 352MHz

  1
  // PFD0_FRAC=27 → 528×22/27≈352MHz
  2
  CCM_ANALOG->PFD_528 &= ~(0x3F << 0);  // 清除 PFD0 位
  3
  CCM_ANALOG->PFD_528 |= (27 << 0);    // 设置 PFD0_FRAC=27

3. PLL3（480MHz）及 PFD 配置#

• PLL3 固定输出 480MHz，寄存器：CCM_ANALOG->PLL_USB1
• PFD 配置同 PLL2，寄存器：CCM_ANALOG->PFD_480，公式：Output = 480 × 22 / PFD_FRAC